74ALVC573PW: 八进制D型透明锁存器;3态

74ALVC573是八进制D型透明锁存器,具有适用于每个锁存器的单独D型输入和适合总线应用的3态真正输出。锁存使能输入(LE)和输出使能输入(OE)为所有锁存器共用。

针脚LE为高电平时,D输入(针脚D0至D7)处的数据会输入锁存器。在这种情况下,锁存器是透明的,即每当与锁存输出对应的D输入发生变化时,锁存输出就会随之变化。针脚LE为低电平时,锁存器存储针脚LE从高电平跃迁至低电平前的一个设置时间在D输入处出现的信息。

针脚OE为低电平时,八个锁存器的内容可在Q输出(针脚Q0至Q7)上获取。针脚OE为高电平时,输出转为高阻抗关断状态。输入针脚OE的操作不会影响锁存器的状态。

74ALVC573在功能上等同于74ALVC373,但针脚排列不同。

74ALVC573PW: 产品结构框图
Outline 3d SOT360-1
数据手册 (1)
名称/描述Modified Date
Octal D-type transparent latch; 3-state (REV 3.0) PDF (102.0 kB) 74ALVC573 [English]26 Oct 2007
应用说明 (6)
名称/描述Modified Date
Sorting through the low voltage logic maze (REV 1.0) PDF (72.0 kB) AN10156 [English]13 Mar 2013
Package lead inductance considerations in high-speed applications (REV 1.0) PDF (43.0 kB) AN212 [English]13 Mar 2013
A metastability primer (REV 1.0) PDF (40.0 kB) AN219 [English]13 Mar 2013
Ground and VCC Bounce of High-Speed Integrated Circuits (REV 1.0) PDF (25.0 kB) AN223 [English]13 Mar 2013
Live Insertion Aspects of Philips Logic Families (REV 1.0) PDF (73.0 kB) AN252 [English]13 Mar 2013
Interfacing 3 Volt and 5 Volt Applications (REV 1.0) PDF (63.0 kB) AN240 [English]15 Sep 1995
手册 (3)
名称/描述Modified Date
Low voltage CMOS family - LVC (REV 1.0) PDF (2.6 MB) 75017668 [English]10 Jul 2015
電圧レベルシフタ (REV 1.1) PDF (3.1 MB) 75017511_JP [English]16 Feb 2015
Voltage translation: How to manage mixed-voltage designs with NXP® level translators (REV 1.0) PDF (2.6 MB) 75017511 [English]20 May 2014
选型工具指南 (2)
名称/描述Modified Date
ロジック製品セレクションガイド... (REV 1.0) PDF (38.3 MB) LOGIC_SELECTION_GUIDE_2015_JP [English]19 Nov 2015
Logic selection guide 2016 (REV 1.1) PDF (15.3 MB) 75017285 [English]08 Jan 2015
封装信息 (1)
名称/描述Modified Date
plastic thin shrink small outline package; 20 leads; body width 4.4 mm (REV 1.0) PDF (304.0 kB) SOT360-1 [English]08 Feb 2016
包装 (1)
名称/描述Modified Date
TSSOP20; Reel pack; SMD, 13" Q1/T1 Standard product orientation Orderable part number ending ,118 or... (REV 4.0) PDF (225.0 kB) SOT360-1_118 [English]15 Apr 2013
支持信息 (1)
名称/描述Modified Date
Footprint for wave soldering (REV 1.0) PDF (16.0 kB) SSOP-TSSOP-VSO-WAVE [English]08 Oct 2009
IBIS
订购信息
型号状态Family功能VCC (V)说明Logic switching levelsOutput drive capability (mA)Package versiontpd (ns)No of bitsPower dissipation considerationsTamb (Cel)Rth(j-a) (K/W)Ψth(j-top) (K/W)Rth(j-c) (K/W)Package nameNo of pins
74ALVC573PWActiveALVCLatches/registered drivers1.65 - 3.6octal D-type transparent latch (3-state)LVTTL+/- 24SOT360-12.28low-40~851004.544.2TSSOP2020
封装环保信息
产品编号封装说明Outline Version回流/波峰焊接包装产品状态部件编号订购码 (12NC)Marking化学成分RoHS / 无铅 / RHF无铅转换日期EFRIFR(FIT)MTBF(小时)MSLMSL LF
74ALVC573PWSOT360-1SSOP-TSSOP-VSO-WAVEReel 13" Q1/T1Active74ALVC573PW,118 (9352 697 36118)ALVC57374ALVC573PWweek 5, 2005123.83.872.58E811
Bulk PackActive74ALVC573PW,112 (9352 697 36112)ALVC57374ALVC573PWweek 5, 2005123.83.872.58E811
Octal D-type transparent latch; 3-state 74ALVC573PW
Sorting through the low voltage logic maze 74LVC_H_245A_Q100
Package lead inductance considerations in high-speed applications 74LVC_H_245A_Q100
A metastability primer 74AHC573PW
Ground and VCC Bounce of High-Speed Integrated Circuits 74ALVC164245DGG-Q100
Live Insertion Aspects of Philips Logic Families 74HC_T_245_Q100
Interfacing 3 Volt and 5 Volt Applications 74LVC377PW
Low voltage CMOS family - LVC 74LVC_H_245A_Q100
電圧レベルシフタ 74AVC16245DGG-Q100
Voltage translation: How to manage mixed-voltage designs with NXP® level translators 74AVC16245DGG-Q100
ロジック製品セレクションガイド... 74LVC_H_245A_Q100
Logic selection guide 2016 74LVC_H_245A_Q100
alvc573 IBIS model 74ALVC573PW
SOT360-1 LPC1112FDH20
SSOP-TSSOP-VSO-WAVE LPC1114FDH28
Reel 13" Q1/T1 LPC824M201JDH20
74LVT573
PCA9634