74ALVCH16601DGG: 18位通用总线收发器(三态)

74ALVCH16601为18位通用收发器,在发送和接收方向上都具有非反相三态总线兼容输出。每个方向上的数据流由输出使能(OEAB和OEBA)、锁存使能(LEAB和LEBA)以及时钟(CPAB和CPBA)输入控制。对于A到B数据流,LEAB为高电平时,该器件会在透明模式下工作。 LEAB为低电平时,如果CPAB被保持在高逻辑电平或低逻辑电平,则数据A会被锁存。如果LEAB为低电平,则总线A数据会在CPAB从低到高转换时存储在锁存器/触发器内。OEAB为低电平时,输出为有源。OEAB为高电平时,输出处于高阻抗状态。时钟可由时钟使能输入(CEBA/CEAB)控制。

B至A的数据流与A至B的相似,但使用的是OEBA、LEBA和CPBA。

为确保上电或掉电期间的高阻抗状态,OEBA和OEAB应当通过上拉电阻保持在VCC ;电阻的最小值由驱动器的灌电流或源电流能力来确定。其提供有源总线保持电路,可将闲置或浮动数据输入保持在有效逻辑电平。

74ALVCH16601DGG: 产品结构框图
Outline 3d SOT364-1
数据手册 (1)
名称/描述Modified Date
18-bit universal bus transceiver (3-state) (REV 2.0) PDF (87.0 kB) 74ALVCH16601 [English]14 Mar 2014
应用说明 (5)
名称/描述Modified Date
Sorting through the low voltage logic maze (REV 1.0) PDF (72.0 kB) AN10156 [English]13 Mar 2013
Package lead inductance considerations in high-speed applications (REV 1.0) PDF (43.0 kB) AN212 [English]13 Mar 2013
Ground and VCC Bounce of High-Speed Integrated Circuits (REV 1.0) PDF (25.0 kB) AN223 [English]13 Mar 2013
Live Insertion Aspects of Philips Logic Families (REV 1.0) PDF (73.0 kB) AN252 [English]13 Mar 2013
Interfacing 3 Volt and 5 Volt Applications (REV 1.0) PDF (63.0 kB) AN240 [English]15 Sep 1995
手册 (2)
名称/描述Modified Date
電圧レベルシフタ (REV 1.1) PDF (3.1 MB) 75017511_JP [English]16 Feb 2015
Voltage translation: How to manage mixed-voltage designs with NXP® level translators (REV 1.0) PDF (2.6 MB) 75017511 [English]20 May 2014
选型工具指南 (2)
名称/描述Modified Date
ロジック製品セレクションガイド... (REV 1.0) PDF (38.3 MB) LOGIC_SELECTION_GUIDE_2015_JP [English]19 Nov 2015
Logic selection guide 2016 (REV 1.1) PDF (15.3 MB) 75017285 [English]08 Jan 2015
封装信息 (1)
名称/描述Modified Date
plastic thin shrink small outline package; 56 leads; body width 6.1 mm (REV 1.0) PDF (506.0 kB) SOT364-1 [English]08 Feb 2016
包装 (1)
名称/描述Modified Date
TSSOP56; Reel pack; SMD, 13" Q1/T1 Standard product orientation Orderable part number ending ,118 or... (REV 4.0) PDF (248.0 kB) SOT364-1_118 [English]15 Apr 2013
支持信息 (1)
名称/描述Modified Date
Footprint for wave soldering (REV 1.0) PDF (16.0 kB) SSOP-TSSOP-VSO-WAVE [English]08 Oct 2009
IBIS
订购信息
型号状态Family功能VCC (V)Logic switching levels说明Output drive capabilityPackage versiontpd (ns)No of bitsfmax (MHz)Power dissipation considerationsTamb (Cel)Rth(j-a) (K/W)Ψth(j-top) (K/W)Rth(j-c) (K/W)Package nameNo of pins
74ALVCH16601DGGActiveALVCTransceivers1.65 - 3.6TTL18-bit universal bus transceiver with bus hold+/- 24SOT364-12.818150low9321.0TSSOP5656
封装环保信息
产品编号封装说明Outline Version回流/波峰焊接包装产品状态部件编号订购码 (12NC)Marking化学成分RoHS / 无铅 / RHF无铅转换日期EFRIFR(FIT)MTBF(小时)MSLMSL LF
74ALVCH16601DGGSOT364-1SSOP-TSSOP-VSO-WAVETube in DrypackActive74ALVCH16601DGGS (9352 625 46512)ALVCH1660174ALVCH16601DGGAlways Pb-free123.83.872.58E811
Reel 13" Q1/T1 in DrypackActive74ALVCH16601DGGY (9352 625 46518)ALVCH1660174ALVCH16601DGGAlways Pb-free123.83.872.58E811
Bulk PackDiscontinued74ALVCH16601DGG,11 (9352 625 46112)ALVCH1660174ALVCH16601DGGweek 2, 2006123.83.872.58E811
Reel 13" Q1/T1Withdrawn74ALVCH16601DGG:11 (9352 625 46118)ALVCH1660174ALVCH16601DGGweek 2, 2006123.83.872.58E811
18-bit universal bus transceiver (3-state) 74ALVCH16601DGG
Sorting through the low voltage logic maze 74LVC_H_245A_Q100
Package lead inductance considerations in high-speed applications 74LVC_H_245A_Q100
Ground and VCC Bounce of High-Speed Integrated Circuits 74ALVC164245DGG-Q100
Live Insertion Aspects of Philips Logic Families 74HC_T_245_Q100
Interfacing 3 Volt and 5 Volt Applications 74LVC377PW
電圧レベルシフタ 74AVC16245DGG-Q100
Voltage translation: How to manage mixed-voltage designs with NXP® level translators 74AVC16245DGG-Q100
ロジック製品セレクションガイド... 74LVC_H_245A_Q100
Logic selection guide 2016 74LVC_H_245A_Q100
alvch16601 IBIS model 74ALVCH16601DGG
plastic thin shrink small outline package; 56 leads; body width 6.1 mm pcf8576d_automotive
SSOP-TSSOP-VSO-WAVE LPC1114FDH28
TSSOP56; Reel pack; SMD, 13" Q1/T1 Standard product orientation Orderable part number ending ,118 or... pcf8576d_automotive
74ALVCH16601DGG
74LVT16652A