74ALVCH16821DL: 20位总线接口D型触发器,正沿触发器(三态)

74ALVCH16821具有两个10位边沿触发寄存器,每个寄存器都耦合到三态输出缓冲器。每个寄存器的两个部分由时钟(nCP)和输出使能(nOE)控制逻辑门独立控制。

每个寄存器为完全边沿触发。在时钟从低到高转换前的某个建立时间,每个D输入的状态会被传输到相应的触发器Q输出。

nOE为低电平时,寄存器内的数据会出现在输出处。nOE为高电平时,输出处于高阻抗关断状态。

nOE输入的操作不会影响触发器的状态。74ALVCH16821具有有源总线保持电路,可将闲置或浮动数据输入保持在有效逻辑电平。该功能无需外部上拉或下拉电阻。

74ALVCH16821DL: 产品结构框图
Outline 3d SOT371-1
数据手册 (1)
名称/描述Modified Date
20-bit bus-interface D-type flip-flop' positive-edge trigger (3-state) (REV 2.0) PDF (95.0 kB) 74ALVCH16821 [English]14 Mar 2014
应用说明 (5)
名称/描述Modified Date
Sorting through the low voltage logic maze (REV 1.0) PDF (72.0 kB) AN10156 [English]13 Mar 2013
Package lead inductance considerations in high-speed applications (REV 1.0) PDF (43.0 kB) AN212 [English]13 Mar 2013
Ground and VCC Bounce of High-Speed Integrated Circuits (REV 1.0) PDF (25.0 kB) AN223 [English]13 Mar 2013
Live Insertion Aspects of Philips Logic Families (REV 1.0) PDF (73.0 kB) AN252 [English]13 Mar 2013
Interfacing 3 Volt and 5 Volt Applications (REV 1.0) PDF (63.0 kB) AN240 [English]15 Sep 1995
手册 (3)
名称/描述Modified Date
Low voltage CMOS family - LVC (REV 1.0) PDF (2.6 MB) 75017668 [English]10 Jul 2015
電圧レベルシフタ (REV 1.1) PDF (3.1 MB) 75017511_JP [English]16 Feb 2015
Voltage translation: How to manage mixed-voltage designs with NXP® level translators (REV 1.0) PDF (2.6 MB) 75017511 [English]20 May 2014
选型工具指南 (2)
名称/描述Modified Date
ロジック製品セレクションガイド... (REV 1.0) PDF (38.3 MB) LOGIC_SELECTION_GUIDE_2015_JP [English]19 Nov 2015
Logic selection guide 2016 (REV 1.1) PDF (15.3 MB) 75017285 [English]08 Jan 2015
封装信息 (1)
名称/描述Modified Date
plastic shrink small outline package; 56 leads; body width 7.5 mm (REV 1.0) PDF (530.0 kB) SOT371-1 [English]08 Feb 2016
支持信息 (2)
名称/描述Modified Date
Footprint for reflow soldering (REV 1.0) PDF (16.0 kB) SSOP-TSSOP-VSO-REFLOW [English]08 Oct 2009
Footprint for wave soldering (REV 1.0) PDF (16.0 kB) SSOP-TSSOP-VSO-WAVE [English]08 Oct 2009
IBIS
订购信息
型号状态Family功能VCC (V)说明Logic switching levelsPackage versionOutput drive capability (mA)tpd (ns)fmax (MHz)Power dissipation considerationsTamb (Cel)Rth(j-a) (K/W)Ψth(j-top) (K/W)Rth(j-c) (K/W)Package nameNo of pins
74ALVCH16821DLActiveALVCD-type flip-flops2.3 - 3.6positive-edge trigger (3-state)TTLSOT371-1+/- 242.5350low-40~858424.0SSOP5656
封装环保信息
产品编号封装说明Outline Version回流/波峰焊接包装产品状态部件编号订购码 (12NC)Marking化学成分RoHS / 无铅 / RHF无铅转换日期EFRIFR(FIT)MTBF(小时)MSLMSL LF
74ALVCH16821DLSOT371-1SSOP-TSSOP-VSO-REFLOW SSOP-TSSOP-VSO-WAVE
SSOP-TSSOP-VSO-REFLOW SSOP-TSSOP-VSO-WAVE
Tube in DrypackActive74ALVCH16821DL,512 (9352 590 00512)ALVCH1682174ALVCH16821DLweek 13, 2005123.83.872.58E812
Reel 13" Q1/T1 in DrypackActive74ALVCH16821DL,518 (9352 590 00518)ALVCH1682174ALVCH16821DLweek 13, 2005123.83.872.58E812
Reel 13" Q1/T1Withdrawn74ALVCH16821DL,118 (9352 590 00118)ALVCH1682174ALVCH16821DLAlways Pb-free123.83.872.58E811
20-bit bus-interface D-type flip-flop' positive-edge trigger (3-state) 74ALVCH16821DL
Sorting through the low voltage logic maze 74LVC_H_245A_Q100
Package lead inductance considerations in high-speed applications 74LVC_H_245A_Q100
Ground and VCC Bounce of High-Speed Integrated Circuits 74ALVC164245DGG-Q100
Live Insertion Aspects of Philips Logic Families 74HC_T_245_Q100
Interfacing 3 Volt and 5 Volt Applications 74LVC377PW
Low voltage CMOS family - LVC 74LVC_H_245A_Q100
電圧レベルシフタ 74AVC16245DGG-Q100
Voltage translation: How to manage mixed-voltage designs with NXP® level translators 74AVC16245DGG-Q100
ロジック製品セレクションガイド... 74LVC_H_245A_Q100
Logic selection guide 2016 74LVC_H_245A_Q100
alvch16821 IBIS model 74ALVCH16821DL
SOT371-1 74LVT16543ADL
Footprint for reflow soldering 74HC_T_595_Q100
SSOP-TSSOP-VSO-WAVE LPC1114FDH28
74ALVT162821
74LVT16543A