74ALVCH16823DL: 带复位和使能功能的18位总线接口D型触发器(三态)

74ALVCH16823是18位边沿触发式触发器,具有用于每个触发器的独立D类输入以及用于总线应用的三态输出。其集成了无需用外部上拉电阻来保持闲置输入的总线保持数据输入。74ALVCH16823由九个边沿触发式触发器的两部分组成。每个共9位的部分提供一个时钟(CP)输入、一个输出使能(OE)输入、一个主复位(MR)输入和一个时钟使能(CE)输入。

时钟使能(CE)输入为低电平时,D类触发器会存储它们各自的D输入状态,满足从低到高转换的建立和保持时间要求。将CE保持在高电平可禁用时钟缓冲器,从而锁存输出。将主复位(MR)输入保持在低电平,会造成所有Q输出变为低电平,而不受时钟影响。

OE为低电平时,触发器的内容在输出处可用。OE为高电平时,输出会进入高阻抗关断状态。OE输入的操作不会影响触发器的状态。

其提供有源总线保持电路,可将闲置或浮动数据输入保持在有效逻辑电平。

74ALVCH16823DL: 产品结构框图
Outline 3d SOT371-1
数据手册 (1)
名称/描述Modified Date
18-bit bus-interface D-type flip-flop with reset and enable (3-state) (REV 2.0) PDF (103.0 kB) 74ALVCH16823 [English]14 Mar 2014
应用说明 (5)
名称/描述Modified Date
Sorting through the low voltage logic maze (REV 1.0) PDF (72.0 kB) AN10156 [English]13 Mar 2013
Package lead inductance considerations in high-speed applications (REV 1.0) PDF (43.0 kB) AN212 [English]13 Mar 2013
Ground and VCC Bounce of High-Speed Integrated Circuits (REV 1.0) PDF (25.0 kB) AN223 [English]13 Mar 2013
Live Insertion Aspects of Philips Logic Families (REV 1.0) PDF (73.0 kB) AN252 [English]13 Mar 2013
Interfacing 3 Volt and 5 Volt Applications (REV 1.0) PDF (63.0 kB) AN240 [English]15 Sep 1995
手册 (3)
名称/描述Modified Date
Low voltage CMOS family - LVC (REV 1.0) PDF (2.6 MB) 75017668 [English]10 Jul 2015
電圧レベルシフタ (REV 1.1) PDF (3.1 MB) 75017511_JP [English]16 Feb 2015
Voltage translation: How to manage mixed-voltage designs with NXP® level translators (REV 1.0) PDF (2.6 MB) 75017511 [English]20 May 2014
选型工具指南 (2)
名称/描述Modified Date
ロジック製品セレクションガイド... (REV 1.0) PDF (38.3 MB) LOGIC_SELECTION_GUIDE_2015_JP [English]19 Nov 2015
Logic selection guide 2016 (REV 1.1) PDF (15.3 MB) 75017285 [English]08 Jan 2015
封装信息 (1)
名称/描述Modified Date
plastic shrink small outline package; 56 leads; body width 7.5 mm (REV 1.0) PDF (530.0 kB) SOT371-1 [English]08 Feb 2016
支持信息 (2)
名称/描述Modified Date
Footprint for reflow soldering (REV 1.0) PDF (16.0 kB) SSOP-TSSOP-VSO-REFLOW [English]08 Oct 2009
Footprint for wave soldering (REV 1.0) PDF (16.0 kB) SSOP-TSSOP-VSO-WAVE [English]08 Oct 2009
IBIS
订购信息
型号状态FamilyVCC (V)功能Logic switching levels说明Output drive capability (mA)Package versiontpd (ns)fmax (MHz)Power dissipation considerationsTamb (Cel)Rth(j-a) (K/W)Ψth(j-top) (K/W)Rth(j-c) (K/W)Package nameNo of pins
74ALVCH16823DLActiveALVC1.2 - 3.6D-type flip-flopsTTLpositive-edge trigger (3-state)+/- 24SOT371-12.1350low-40~858424.0SSOP5656
封装环保信息
产品编号封装说明Outline Version回流/波峰焊接包装产品状态部件编号订购码 (12NC)Marking化学成分RoHS / 无铅 / RHF无铅转换日期EFRIFR(FIT)MTBF(小时)MSLMSL LF
74ALVCH16823DLSOT371-1SSOP-TSSOP-VSO-REFLOW SSOP-TSSOP-VSO-WAVE
SSOP-TSSOP-VSO-REFLOW SSOP-TSSOP-VSO-WAVE
Tube in DrypackActive74ALVCH16823DL,512 (9352 590 20512)ALVCH1682374ALVCH16823DLweek 13, 2005123.83.872.58E812
Reel 13" Q1/T1 in DrypackActive74ALVCH16823DL,518 (9352 590 20518)ALVCH1682374ALVCH16823DLweek 13, 2005123.83.872.58E812
Reel 13" Q1/T1Withdrawn74ALVCH16823DL,118 (9352 590 20118)ALVCH1682374ALVCH16823DL123.83.872.58E8NANA
18-bit bus-interface D-type flip-flop with reset and enable (3-state) 74ALVCH16823DL
Sorting through the low voltage logic maze 74LVC_H_245A_Q100
Package lead inductance considerations in high-speed applications 74LVC_H_245A_Q100
Ground and VCC Bounce of High-Speed Integrated Circuits 74ALVC164245DGG-Q100
Live Insertion Aspects of Philips Logic Families 74HC_T_245_Q100
Interfacing 3 Volt and 5 Volt Applications 74LVC377PW
Low voltage CMOS family - LVC 74LVC_H_245A_Q100
電圧レベルシフタ 74AVC16245DGG-Q100
Voltage translation: How to manage mixed-voltage designs with NXP® level translators 74AVC16245DGG-Q100
ロジック製品セレクションガイド... 74LVC_H_245A_Q100
Logic selection guide 2016 74LVC_H_245A_Q100
alvch16823 IBIS model 74ALVCH16823DL
SOT371-1 74LVT16543ADL
Footprint for reflow soldering 74HC_T_595_Q100
SSOP-TSSOP-VSO-WAVE LPC1114FDH28
74ALVT16823
74LVT16543A