74AUP1G885DC: 低功耗双功能门
74AUP1G885在单一器件内提供两种函数。输出（1Y、2Y）的输出状态由输入（A、B和C）确定。输出1Y提供布尔函数： 1Y = A × C。输出2Y提供布尔函数：2Y = A × B + A × C。
所有输入的施密特触发器动作使电路在0.8 V至3.6 V的整个VCC范围内容许较缓慢的输入上升时间和下降时间。
该器件可确保在0.8 V至3.6 V的整个VCC范围内具有极低的静态和动态功耗。
该器件完全指定用于使用IOFF的部分掉电应用。IOFF电路可禁用输出，从而防止掉电时电流回流对器件造成的损坏。
74AUP1G885DC: 产品结构框图
Outline 3d SOT765-1
数据手册 (1)
| 名称/描述 | Modified Date |
|---|---|
| Low-power dual function gate (REV 9.0) PDF (280.0 kB) 74AUP1G885 [English] | 31 Jan 2013 |
应用说明 (3)
| 名称/描述 | Modified Date |
|---|---|
| Sorting through the low voltage logic maze (REV 1.0) PDF (72.0 kB) AN10156 [English] | 13 Mar 2013 |
| Pin FMEA for AUP family (REV 1.0) PDF (53.0 kB) AN11052 [English] | 06 May 2011 |
| PicoGate Logic footprints (REV 1.0) PDF (87.0 kB) AN10161 [English] | 30 Oct 2002 |
手册 (3)
| 名称/描述 | Modified Date |
|---|---|
| 電圧レベルシフタ (REV 1.1) PDF (3.1 MB) 75017511_JP [English] | 16 Feb 2015 |
| NXP® ultra-low-power CMOS logic 74AUP1G/2G/3Gxxx: Advanced, ultra-low-power CMOS logic (REV 1.0) PDF (1.4 MB) 75017458 [English] | 13 Oct 2014 |
| Voltage translation: How to manage mixed-voltage designs with NXP® level translators (REV 1.0) PDF (2.6 MB) 75017511 [English] | 20 May 2014 |
选型工具指南 (2)
| 名称/描述 | Modified Date |
|---|---|
| ロジック製品セレクションガイド... (REV 1.0) PDF (38.3 MB) LOGIC_SELECTION_GUIDE_2015_JP [English] | 19 Nov 2015 |
| Logic selection guide 2016 (REV 1.1) PDF (15.3 MB) 75017285 [English] | 08 Jan 2015 |
封装信息 (1)
| 名称/描述 | Modified Date |
|---|---|
| plastic very thin shrink small outline package; 8 leads; body width 2.3 mm (REV 1.1) PDF (245.0 kB) SOT765-1 [English] | 05 Jul 2016 |
包装 (1)
| 名称/描述 | Modified Date |
|---|---|
| VSSOP8; Reel pack, reverse; SMD, 7" Q3/T4 Standard product orientation Orderable part number ending ,125 or... (REV 5.0) PDF (210.0 kB) SOT765-1_125 [English] | 03 May 2013 |
IBIS
- aup1g885 IBIS model (REV 1.1) ibs AUP1G885 4/8/2013
订购信息
| 型号 | 状态 | Family | VCC (V) | 功能 | Logic switching levels | 说明 | 类型 | Output drive capability (mA) | Package version | tpd (ns) | fmax (MHz) | No of bits | Power dissipation considerations | Tamb (Cel) | Rth(j-a) (K/W) | Ψth(j-top) (K/W) | Rth(j-c) (K/W) | Package name | No of pins |
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| 74AUP1G885DC | Active | AUP | 1.1 - 3.6 | Combination | CMOS | dual function gate | Combination gates | +/- 1.9 | SOT765-1 | 7.6 | 70 | 1 | ultra low | -40~125 | 203 | 34.1 | 113 | VSSOP8 | 8 |
封装环保信息
| 产品编号 | 封装说明 | Outline Version | 回流/波峰焊接 | 包装 | 产品状态 | 部件编号订购码 (12NC) | Marking | 化学成分 | RoHS / 无铅 / RHF | 无铅转换日期 | EFR | IFR(FIT) | MTBF（小时） | MSL | MSL LF |
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| 74AUP1G885DC | | SOT765-1 | Reel 7" Q3/T4, Reverse | Active | 74AUP1G885DC,125 (9352 807 65125) | pS8 | 74AUP1G885DC |    | Always Pb-free | 0.0 | 3.29 | 3.04E8 | 1 | 1 |
- Low-power dual function gate 74AUP1G885GT
- Sorting through the low voltage logic maze 74LVC_H_245A_Q100
- Pin FMEA for AUP family 74AUP1T34GW-Q100
- PicoGate Logic footprints NX3L4684
- 電圧レベルシフタ 74AVC16245DGG-Q100
- NXP® ultra-low-power CMOS logic 74AUP1G/2G/3Gxxx: Advanced, ultra-low-power CMOS logic 74AUP1G86GW-Q100
- Voltage translation: How to manage mixed-voltage designs with NXP® level translators 74AVC16245DGG-Q100
- ロジック製品セレクションガイド... 74LVC_H_245A_Q100
- Logic selection guide 2016 74LVC_H_245A_Q100
- aup1g885 IBIS model 74AUP1G885GT
- plastic very thin shrink small outline package; 8 leads; body width 2.3 mm 74LVC3G17_Q100
- VSSOP8; Reel pack, reverse; SMD, 7" Q3/T4 Standard product orientation Orderable part number ending ,125 or... 74LVC3G17_Q100
- 74AUP1G885
- XC7WT14
